TSMC ha revelado su hoja de ruta para la tecnología de apilamiento 3D SoIC, un avance clave en la integración de chips que busca reducir la distancia y mejorar la eficiencia en las comunicaciones entre chiplets en procesadores avanzados. Esta evolución cobra especial relevancia para productos como el nuevo CPU Monaka de Fujitsu, diseñado para centros de datos exigentes.
La tecnología SoIC 3D stacking se basa en la integración vertical de componentes semiconductores mediante conexiones ultra finas, que permiten superar limitaciones de espacio y rendimiento de las conexiones tradicionales por silicio y metal. Desde 2023, TSMC había establecido una separación o ‘pitch’ de 9 micras para estas conexiones en primera generación, pero ha anunciado una reducción hasta 6 micras en 2025 y un ambicioso objetivo de 4,5 micras para 2029.
Ventajas y evolución del apilamiento 3D SoIC de TSMC
Una diferencia significativa entre las generaciones está en el tipo de apilamiento soportado. La primera generación únicamente permitía el apilamiento cara a espalda (face-to-back, F2B), que obliga a que las señales se trasmitan atravesando múltiples capas metálicas y vías de silicio, aumentando la latencia, el consumo energético y la complejidad del diseño.
En contraste, la tecnología de segunda generación de TSMC soporta también apilamiento cara a cara (face-to-face, F2F). Esta modalidad alinea directamente las capas metálicas de dos dados y las conecta mediante uniones híbridas de cobre, eliminando la necesidad de vías de silicio y logrando una densidad de señales mucho mayor (hasta 14.000 señales por milímetro cuadrado frente a 1.500 en F2B). Esto mejora el ancho de banda, reduce la latencia y el consumo por bit transmitido.
Esta mejora es crucial para escalar la potencia de cálculo en procesadores para inteligencia artificial y alta computación (HPC), pues la comunicación entre dados apilados se asemeja más a un cableado dentro de un mismo chip que a un enlace entre chips separados.
Integración de procesos y aceleración del desarrollo
TSMC avanza con rapidez en la integración de esta tecnología con sus procesos productivos más avanzados. Actualmente puede apilar dados N3P sobre N4 y planea combinar N2P con N3P en breve, así como N2P con N2P para 2028 y apilar procesadores A14 en 3D para 2029. Aunque la hoja de ruta presentada no detalla entregas con alimentación por la parte posterior, la compañía ha asegurado que estas combinaciones serán posibles.
El ritmo de maduración de esta tecnología se acelera, con la introducción próxima de vías TSV a 3 nanómetros y stacking avanzado, permitiendo a los clientes de TSMC construir dispositivos más densos y eficientes dentro de plazos más cortos.
El CPU Monaka de Fujitsu y la aplicación pionera del apilamiento 3D
Fujitsu, en colaboración con Broadcom, está explorando estas ventajas para el CPU Monaka, un procesador de gama alta para centros de datos que integra 144 núcleos Armv9 distribuidos en cuatro chiplets de cálculo fabricados con tecnología N2 de TSMC.
La innovación reside en el apilamiento cara a cara de estos chiplets sobre chiplets de memoria SRAM fabricados en N5, unidos mediante hibridación de cobre. Este enfoque aumenta considerablemente la cantidad de memoria caché cercana a los núcleos, mejorando el rendimiento en operaciones monohilo de manera eficiente, aunque añade retos térmicos y de complejidad en la fabricación.
El Monaka también presenta conectividad PCIe 6.0 con soporte CXL 3.0 para aceleradores y expansión de memoria, así como controladores de memoria para hasta 12 canales DDR5 integrados en un dado de entrada/salida. Actualmente se encuentra en fase de muestreo con la intención de producción en volumen en 2027.
Curiosamente, aunque se utiliza hibridación de cobre, el diseño mantiene un pitch de 9 µm, lo que apunta a un enfoque prudente incluso entre innovadores para garantizar fiabilidad antes de adoptar las últimas versiones más densas de apilamiento.
Esta adopción inicial ilustra la transición hacia empaquetados 3D para mejorar la densidad y capacidad de procesamiento, un camino al que habrá que prestar atención en los próximos años dada la ralentización del escalado tradicional de transistores.
El desarrollo del apilamiento 3D SoIC de TSMC muestra cómo la industria de los semiconductores busca nuevas vías para avanzar en rendimiento y eficiencia, cambiando la atención desde la miniaturización del transistor hacia las técnicas de integración y empaquetado.
En este contexto, tecnologías como SoIC pueden convertirse en basamentos clave para procesadores y sistemas del futuro que manejen la creciente demanda en inteligencia artificial, computación de alto rendimiento y centros de datos globales.
