CoWoS será una de las piezas más importantes del próximo ciclo de la computación de IA. TSMC ha actualizado su hoja de ruta de empaquetado avanzado y prevé paquetes mucho más grandes, con más memoria HBM y una integración pensada para servidores cada vez más exigentes.
La compañía sitúa el siguiente gran salto entre 2027 y 2029, con diseños que superarán las 14 retículas y que podrán alojar hasta 24 pilas HBM5E. La lectura de fondo es clara: en IA y HPC, el cuello de botella ya no está solo en la litografía, sino también en el empaquetado.
CoWoS gana peso frente a la ley de Moore
TSMC presentó estos datos en su North American Technology Symposium 2026, donde dejó ver cómo está evolucionando su estrategia para sistemas en paquete. En su planteamiento, el crecimiento ya no depende únicamente de reducir transistores en un nodo nuevo, sino de combinar lógica avanzada, apilado 3D SoIC y empaquetado CoWoS.
Esto encaja con una tendencia que lleva tiempo consolidándose: para los aceleradores de IA, el rendimiento no viene solo de la densidad de transistores, sino también de cuánta memoria pueden mover y a qué velocidad. En ese terreno, el empaquetado se ha convertido en una parte central del diseño.
Según TSMC, ya ha iniciado la producción en serie de paquetes CoWoS de 5,5 retículas, con soporte para hasta 12 pilas HBM3E o HBM4 y rendimientos superiores al 98 %. Es un dato importante porque muestra que la tecnología no está en fase experimental, sino ya en despliegue industrial.
Más memoria HBM para alimentar aceleradores de IA
La hoja de ruta de TSMC apunta a un interposer de 9,5 retículas en 2027, capaz de soportar 12 pilas HBM5. Para 2028, la compañía espera llegar a un diseño de 14 retículas con capacidad para 20 chiplets de cómputo apilados en 3D y 20 módulos HBM5. Y en 2029 habla ya de interposers de más de 14 retículas con hasta 24 pilas HBM5E.
Para hacerse una idea del salto, una retícula estándar mide 26 mm por 33 mm. Un interposer de 14 retículas rondaría los 12.020 mm², una superficie enorme para un solo paquete. Eso obliga a replantear el diseño de las placas base de servidores, el reparto de energía y, sobre todo, la refrigeración.
La consecuencia práctica es evidente: estos sistemas necesitarán soluciones térmicas muy agresivas. TSMC no entra en detalles concretos, pero el contexto apunta a placas frías exóticas, refrigeración por inmersión o incluso combinaciones de varias técnicas. No es una cuestión menor, porque el empaquetado más grande también implica más consumo y más complejidad mecánica.
TSMC CoWoS y el salto de rendimiento previsto para 2029
La cifra más llamativa de la hoja de ruta es la que compara 2029 con 2024. TSMC estima que un sistema en paquete de gama alta con 24 chiplets de cómputo basados en A14 podría ofrecer hasta 48 veces más transistores de computación que un sistema de referencia de 2024 con dos chiplets basados en N7.
Parte de ese aumento llega por la mejora de los nodos, pero otra parte depende directamente del empaquetado. Sin CoWoS y sin apilado 3D, ese crecimiento no sería viable en el mismo plazo. La compañía también espera que el ancho de banda de memoria suba hasta 34 veces frente a un sistema de referencia de 2024 con ocho pilas HBM3.
Ese incremento no procede de un solo factor. TSMC lo atribuye a la evolución de la propia memoria HBM, al aumento del número de líneas de entrada y salida, al uso de dies base más avanzados fabricados en N3P y a mejoras en CoWoS que permiten interconexiones más rápidas.
En otras palabras, no se trata solo de poner más memoria. Se trata de que la memoria, el empaquetado y la lógica base crezcan al mismo tiempo para no frenar a los aceleradores de IA.
El precio de escalar CoWoS
TSMC también deja entrever el coste de esta carrera. A medida que los paquetes integran más chiplets y más pilas HBM, el precio sube de forma notable. La propia compañía admite que los sistemas en paquete de vanguardia de la próxima década probablemente costarán una cantidad muy superior a la de los modelos de gama alta de mediados de esta década.
Eso puede tener dos efectos inmediatos. Por un lado, concentrará todavía más la oferta en unos pocos clientes con capacidad para asumir ese gasto, como grandes desarrolladores de IA y centros de datos hyperscale. Por otro, obligará al resto de la industria a buscar un equilibrio entre rendimiento, consumo y coste, algo cada vez más difícil en este segmento.
También hay una limitación técnica que no desaparece por mucho que crezca el paquete. En los diseños apilados en 3D, el die inferior puede sufrir más temperatura y el superior necesita suficiente energía para rendir al máximo. Por eso, en algunos productos se reserva el die inferior para caché, como ocurre en ciertos procesadores de AMD con V-Cache, en lugar de cargarlo con más cómputo.
Aun con esas restricciones, la trayectoria de TSMC muestra que el empaquetado avanzado ya no es un complemento del nodo, sino una vía principal para seguir escalando. Si los plazos se cumplen, la industria llegará al final de la década con sistemas mucho más grandes, más caros y más difíciles de refrigerar, pero también mucho más capaces en computación y memoria. Para la IA, esa combinación puede marcar la diferencia entre avanzar al ritmo actual o empezar a chocar con límites físicos y económicos cada vez más visibles.
