SoC memristor experimental: SK hynix, TetraMem y la Universidad del Sur de California han presentado un chip de investigación que integra memristores para realizar computación in-memory en dispositivos de borde. El objetivo es acelerar inferencias de redes ligeras con una fracción del consumo de GPUs y NPUs tradicionales.
El prototipo combina un procesador RISC-V embebido con 10 unidades de procesamiento neuronal (NPUs) y una arquitectura híbrida que incluye crossbars convencionales y una solución optimizada para depthwise convolution (DWC).
Cómo funciona el SoC memristor
El diseño del SoC memristor mezcla dos tipos de arrays de memristores. Nueve NPUs usan crossbars 256×256 convencionales para operaciones pointwise y densas, cada una con 256 DACs de 8 bits y 256 ADCs de 8 bits para convertir entre digital y analógico.
La NPU dedicada a depthwise convolution incorpora una topología en zig-zag: está formada por ocho bloques 252×28 cuyas líneas diagonales permiten activar 252 celdas a lo largo de 28 columnas. Esa disposición pretende ejecutar 28 convoluciones 3×3 en paralelo y usar el 100% del array para almacenar pesos, mejorando la utilización frente a crossbars tradicionales, donde DWC tiene poco reuso de datos.
Los memristores fueron desarrollados y fabricados por SK hynix e integrados sobre una base CMOS de 65 nm en el back-end del proceso. El chip incluye una técnica de compensación con dos subarrays programados para elevar la precisión efectiva de pesos desde algo más de ~2 bits por celda hasta alrededor de 4 bits.
Rendimiento real y limitaciones
En una demostración con una versión personalizada de MobileNetV1Small para el benchmark Visual Wake Words (≈36.000 parámetros), el SoC alcanzó una inferencia con una precisión final de 80,36%, equivalente a un modelo software cuantizado a 4 bits.
En cuanto a potencia y rendimiento, cada NPU logra un pico teórico de 0,254 TOPS. Los autores citan una eficiencia de 21,3 TOPS/W a 100 MHz y 11,9 TOPS/W a 400 MHz. Sumando las cifras por NPU el documento menciona un techo teórico de 2,54 TOPS para el SoC completo, pero ese número es altamente optimista y muy dependiente del escenario.
Lo que SK hynix y TetraMem no aclaran todavía es cómo se comporta el chip bajo cargas reales y sostenidas. La demostración usó la NPU DWC dedicada más cinco NPUs estándar para las capas pointwise; cuatro NPUs restantes permanecieron inactivas. No hay información pública sobre si las 10 NPUs se pueden saturar simultáneamente ni sobre el rendimiento sostenido con todas operando en paralelo.
Además, las comparaciones de eficiencia con aceleradores SRAM o con GPUs como la Nvidia A100 (modo INT8) se presentan sin mediciones directas comparables: procesos tecnológicos distintos, condiciones de prueba no uniformes y la naturaleza experimental del chip dificultan validar esas afirmaciones.
Qué aporta y dónde quedan las dudas
El principal aporte del SoC memristor es validar que una arquitectura en la que conviven crossbars convencionales y una NPU especializada para DWC es factible en silicio. El uso de una topología zig-zag para depthwise convolution es una respuesta arquitectónica concreta a un problema real de mapeo en crossbars.
No es un detalle menor: la memoria resistiva sobre CMOS de 65 nm demuestra que la tecnología funciona fuera del laboratorio, algo relevante desde el punto de vista de fabricación. Sin embargo, ese proceso es antiguo respecto a nodos comerciales actuales, y las métricas por watt a menudo se beneficiarán mucho más de un nodo moderno.
En la práctica, esto significa que el chip es un proof-of-concept valioso para investigación, pero no una solución lista para sustituir NPUs convencionales en productos comerciales. La precisión efectiva de ~4 bits mediante subarrays compensatorios es interesante, aunque limitada frente a representaciones numéricas más precisas y a técnicas digitales como las usadas por otros fabricantes.
Lo que no dice el documento es el impacto del ruido analógico y de la variabilidad de programación en escenarios más complejos, ni cuánta lógica periférica (y consumo) requiere la calibración en tiempo real para mantener la precisión.
Vale la pena esperar a verlo en condiciones reales antes de aceptar comparativas de rendimiento y eficiencia que suenan optimistas. De entrada, el trabajo confirma que la computación in-memory con memristores puede funcionar compacta y eficiente para cargas restringidas, pero las preguntas sobre escalado, sostenibilidad del rendimiento y costes de producción siguen abiertas.
En resumen: el SoC memristor de SK hynix y TetraMem es un avance experimental relevante dentro de la investigación en edge AI y computación in-memory, con 21.3 TOPS/W anunciados y resultados de precisión prometedores, pero con resultados globales de rendimiento que todavía no están demostrados de forma concluyente en un entorno real y con todas las NPUs activas.
